Graphene transistors for radio frequency applications

Abstract

O grafeno atraiu imensa atenção devido à alta mobilidade dos portadores de carga, tornando um potencial novo material para eletrónica de radio frequência. Transístores fabricados com grafeno, fabricados até à data, possuem frequência de corte intrínsecas de 427 GHz. O fabrico de transístores de grafeno para aplicações de radiofrequência é dificultado devido às tecnologias de fabrico CMOS não poderem ser usadas, no seu estado atual, para este novo material. Neste trabalho, uma deposição física da porta e do óxido da porta foi escolhida de forma a minimizar os danos causados à rede de grafeno e um processo de auto alinhamento para reduzir as resistências de contacto. De forma a maximizar as figuras de mérito das estruturas pretendidas, foram feitas simulações que correlacionam os parâmetros físicos do dispositivo com as figuras de mérito. Os resultados obtidos dessas simulações mostraram que a elevada discrepância entre as figuras de mérito intrínsecas e extrínsecas resultam do elevado rácio entre as capacitâncias da porta dreno e porta-fonte para as capacitâncias parasíticas da porta e do dreno. Um aumento da camada de passivação e redução dos pads resultam na redução significativa do rácio entre os dois. As simulações também mostraram que reduzindo as resistências, capacidades e indutâncias parasitas resulta numa melhoria das figuras de mérito. A redução da largura do canal e aumento do comprimento do canal resulta no aumento das figuras de mérito intrínsecas e consequentemente as extrínsecas. O grafeno foi crescido por CVD numa folha de cobre, que produz alta qualidade e grandes áreas, e transferido para um substrato isolador. Nano-fios de níquel foram crescidos por deposição eletroquímica usando estruturas de oxido de alumínio anodizado (AAO) com uma camada de semente fina de ouro e uma mistura de NiSO4, NiCl2 e H3BO3, produziram nano-fios com diâmetros entre 200 e 400 nm. A estrutura foi removida com uma solução de NaOH, expondo os nano-fios. A cobertura dos nano-fios foi realizada através da oxidação do níquel e deposição de dióxido de silício. Ambas estas estruturas de núcleo-concha foram utilizadas na fabricação dos transístores. Os nano-fios núcleo-concha foram libertados da camada semente com uma solução de KI e I2, e subsequentemente aleatoriamente posicionados em cima do grafeno. Imagens de alta resolução foram obtidas da exata posição dos nano-fios e com a ajuda de marcadores de Titânio- Tungstênio (TiW), previamente depositados, mascaras para os processos litográficos foram desenhadas, estabelecendo um comprimento do canal em 3 μm. O processo de auto alinhamento foi por fim usado para depositar os contactos do dreno e fonte (Cr/Pd), alinhando-os perfeitamente e reduzindo a resistência de contacto por consequência. Um processo dieletroforético foi também desenvolvido para posicionar precisamente os nano-fios no substrato e possibilitar a escalabilidade do processo de fabrico. Por último, caracterização dos dispositivos fabricados foi realizada. Os dispositivos fabricados na primeira iteração mostraram baixo isolamento entre a porta e o canal, sendo esta atribuída ao dielétrico escolhido. Os dispositivos da segunda iteração do processo de fabrico foram impossíveis de caracterizar eletricamente devido à falta de conexão elétrica após a primeira ligação das sondas de medição.

Graphene has attracted an immense amount of attention due to its high carrier mobility, making it a potentially new material for radio-frequency electronics. Transistors fabricated with graphene have reached intrinsic cut-off frequencies of 300 GHz. The fabrication of graphene RF transistors is challenging as most of the standard CMOS technologies cannot be employed in their current state to this new material. In this work, a physical deposition of the gate and gate oxide was chosen to minimize the damages to the graphene lattice and a self-aligned process to reduce the contact resistance. In order to maximize the figures of merit of the intended structure, simulations were made correlating the physical parameters to the figures of merit. Results obtained from these simulations showed that the high discrepancy between intrinsic and extrinsic figures of merit resulted from the high ratio between the gate-drain and gate-source capacitances to the parasitic gate and drain parasitic capacitances. An increase in the passivation layer and reduction of the gate and drain pads results in a significantly lower ratio between the two. Simulations also showed that, by minimizing the parasitic resistances, capacitances and inductances results in the increase of both intrinsic and extrinsic figures of merit. Reduction of the channel length and increase of the channel width results in the increase of the intrinsic, and subsequently extrinsic, figures of merit. Graphene was grown by CVD on a copper foil, which yielded high quality and large area graphene, and transferred onto the insulating substrate. Nickel nanowires were grown by electrochemical deposition using an Anodized Aluminum Oxide (AAO) template with a gold seed layer and a mixture of NiSO4, NiCl2 and H3BO3, resulting in nanowires with diameters ranging from 200 to 400 nanometers. The template was removed with a solution of NaOH creating free standing nanowires. Coating of the nanowires was performed through the oxidation of nickel and deposition of silicon dioxide. Both of these types of core-shell nanowires were used in the fabrication of the transistors. The core-shell nanowires were released from the seed layer with a solution of KI and I2 and subsequently randomly placed on top of the graphene. High resolution images of the nanowires precise position were taken and with the aid of Titanium-Tungsten (TiW) markers previously deposited, masks for a lithographic process were designed, setting the channel width to 3 μm. A self-aligned process was lastly employed to deposit the Drain-Source contacts (Cr/Pd), perfectly aligning them and in turn, greatly reducing the access resistance. A dielectrophoretic method was also developed to perfectly position the nanowires on the substrate and in turn scale up the device fabrication process. Lastly, characterization of the fabrication took place. Devices fabricated on the first run of the experiment showed poor isolation between the gate and channel of the devices. This was attributed to the dielectric choice. The second set of fabricated devices were unable to be characterized as connections made onto the devices failed to provide electrical contact after the first placement of the measuring probes.