V-Visor: lightweight virtualization for RISC-V

Abstract

Virtualization is a settled technology for embedded systems that allows to consolidate functions while reducing system size, cost, and power. It also enhances security and safety by using isolation and software redundancy. Allied with an emerging core generated from the RISC-V ISA which is already deployed by companies like Nvidia, Google, and Qualcomm, a solution to provide a virtualized, safe and secure environment for an OS to run on top of is a goal of this thesis. Being RISC-V an open-source and royalty-free ISA, the transaction between academic-only to commercial use has been vertiginous. The main goal of this thesis is to implement, from scratch, a machine-mode type-1 hypervisor for a RISC-V core similar to the LTZVisor which is deployed on top of an ARM core, to enable the usage of the processor by different OSs while having the feeling that all of them execute at the same time and provide temporal and spatial isolation. This project is developed using a RISC-V core generated using the Rocket-chip and deployed on a Zybo board. Being V-Visor a lightweight hypervisor developed for the RISC-V architecture, it has features from both full and paravirtualization derived from the constraints introduced by the core itself. It takes advantage of the PMP mechanism to provide spatial isolation for each guest while using a RR scheduling algorithm to implement temporal isolation while having a deterministic behavior.

Virtualização para sistemas embebidos é uma tecnologia que permite a consolidação de funções e, ao mesmo tempo, reduz o tamanho do sistema, custo e consumo. Para além disso, melhora a segurança ao usar isolamento e redundância de software. Aliada ao crescimento de uma gama de processadores gerada a partir de um Instruction Set Architecture (ISA) de Reduced Instruction Set Computer (RISC)-V que é atualmente usado por empresas como Nvidia, Google e Qualcoom, uma solução que proporcione um ambiente seguro e virtualizado para um Operating System (OS) correr é um dos objetivos desta dissertação. Sendo o RISC-V um ISA de código aberto e livre de direitos de autor, a transição entre uso educativo para comercial tem sido vertiginosa. O objetivo principal desta tese é implementar, de raiz, um hipervisor do tipo-1, em modo máquina, para um processador de RISC-V, semelhante ao Lightweight TrustZone-assisted Hypervisor (LTZVisor) que foi implementado num processador Advanced RISC Machine (ARM), que permita a utilização do processador por diferentes OSs convidados enquanto proporciona isolamento temporal e espacial. Esta tese foi desenvolvida utilizando um gerador de processador RISC-V chamado Rocket-chip e implementado na plataforma Zybo. Sendo V-Visor um hipervisor desenvolvido para a arquitetura RISC-V, contém características de virtualização completa e paravirtualização derivadas de restrições impostas pelo próprio processador. Utiliza o mecanismo de Physical Memory Protection (PMP) para fornecer isolamento espacial a cada OS enquanto, ao mesmo tempo, utiliza o algoritmo Round Robin (RR) para fornecer isolamento temporal o que faz com que o sistema apresente um comportamento determinístico.